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当DDR端接电阻放第一个颗粒-亚博网页版登陆界面

 


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本文摘要:目前业界对于DDR模块(一驱多)的端接电阻的放置方位,就样子差分线对内要做到等宽,高速信号无法回头直角,25G信号无法有很长的过孔stub一样,是一种SI常识性的范畴了。

目前业界对于DDR模块(一驱多)的端接电阻的放置方位,就样子差分线对内要做到等宽,高速信号无法回头直角,25G信号无法有很长的过孔stub一样,是一种SI常识性的范畴了。所以如果你遇上了一个DDR模块的端接电阻放置拢方位时,你实在不会怎么样?前面说道的关于一驱多的DDR模块端接电阻的放置方位是一个SI的常识,我们都会把它安放最后一个颗粒处,就像右图这样。

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DDR端接电阻放到末端,大家不会说道,这种错误应当没人会罪了吧?很正要,我们高速先生见过很多很多的案例,恰好有一个案例是连这种规则都违背的,而且还不是在设计阶段,是早已生产出来的板子……这是一个1扯4的DDR3模块,客户的目标是跑到800M,结果找到不能跑到400M,高速先生也本以为不会是一个很难定位问题和优化的设计,然后把客户的板子一拿过来看,结果竟然罪了这样的错误。把端接电阻都放到了第一个颗粒的方位,如下图的时钟信号的流形,红色框框是端接电阻。我们第一步要做到的就是指建模上去检验测试结果,我们分别对800M的时钟和地址信号做到下建模,结果的确很合乎测试的情况。

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时钟信号在颗粒2是几乎fail的,而地址信号也是裕量十分的小。另外客户说道能跑完400M,我们也建模想到400M的情况。恩,400M的话从建模来看,无论是时钟信号还是地址信号都有一些裕量,测试能OK也是有可能的。这个板子的问题和解决问题方法都是十分明晰的,在我司新的展开改板设计后,把端接电阻敲返回它应当在的方位上,测试800M就没任何问题了。

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这个案例是“血”的教训,它告诉他我们,有的规则是无法随意变更的,特别是在是早已获得业界普遍认为的规则,不然设计加工出来等候你们的就只有fail了。本期的文章就这么非常简单,期望能对大家有一定的灵感。

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—end—本期发问通过这个案例,大家能总结一下关于DDR的PCB设计有哪些要遵循的规则吗?。

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